Engee: Генерация Verilog без рутины

Устали тратить месяцы на ручное RTL проектирование в FPGA и ASIC проектах? Ошибки на этапе написания кода, долгая отладка и бесконечные правки — знакомо?
Engee избавляет вас от рутины, автоматизируя генерацию чистого и оптимизированного Verilog. Пишите математические модели — а код создастся сам.

На вебинаре разберём опыт одного из наших клиентов и на его основе посмотрим, как быстро создать приёмник и передатчик, минуя ручное RTL-проектирование.

Сократите сроки разработки в разы — вместо недель кодирования получайте готовый RTL за часы.
Избежите скрытых ошибок — встроенные инструменты проверяют код до синтеза.
Оптимизируйте ресурсы — Engee улучшает логику, чтобы ваш дизайн работал эффективнее.
Работайте на уровне алгоритмов, а не триггеров — сосредоточьтесь на идее, а не на рутинном коде.

Почему это важно для ваших проектов?

Генерация Verilog

Примеры

Типы данных с фиксированной точкой

Общие понятия, генерации кода

Автоматическая оптимизация кода

Отладка и тесты кода

Итоговый пример проекта

План вебинара

Пользовательские шаблоны

Fixed-Point

Генератор кода Engee

Создает быстрый, компактный, человекочитаемый, переносимый, независимый от Engee, трассируемый к модели Си код, пригодный для промышленного использования.

Подробнее о продукте

Спикер

Работает с Engee и MATLAB с 2016 года.

В 2022 году получил степень магистра по специальности «Прикладная информатика», в 2020 году получил степень бакалавра по специальности «Информатика и вычислительная техника».

Инженер ЦИТМ Экспонента в сфере цифровой обработки сигналов, разработчик под ПЛИС, занимался обработкой изображений, видео, аудио, машинным обучением.

Юрий Юрьев

Регистрация на вебинар